本文摘要：作为高速先生的宝藏话题，DDR的设计与建模仍然是我们注目的重点，上周五的文章讲解了DDR的发展历史、关键技术和JEDEC标准，本周之后对DDR设计及建模分析的文章展开分类简介。

作为高速先生的宝藏话题，DDR的设计与建模仍然是我们注目的重点，上周五的文章讲解了DDR的发展历史、关键技术和JEDEC标准，本周之后对DDR设计及建模分析的文章展开分类简介。01对于Layout工程师而言，最关心的要数DDR的设计要点。比如，在布局阶段，必须评估DDR走线流形对布局的影响（主要针对地址掌控类信号）、滤波电容的布局拒绝、VREF电路布局、给定电阻的布局等；在布线阶段，除了回头线流形，还必须注目等宽拒绝和电源设计。

《DDR3布局的那些事儿》、《DDR3布线的那些事儿》02提及DDR设计，少不了线宽给定和时序拒绝，对于DDR二分拒绝的总体原则是：地址、掌控／命令信号与时钟做到等宽。DQ／DM信号与DQS做到等宽。

本文用建模实例向大家展出DDR中地址相对于时钟的创建时间与维持时间。《DDR线长给定与时序（上）》03数据信号与DQS又是什么样的关系呢？DDR和普通的SDRAM比起，加载速率翻番，这个又该怎么解读？对等宽拒绝的影响如何？《DDR线长给定与时序（下）》04DDR信号网络多，回头线密度大，速率较高，DDR信号质量必要关系到整块板子的设计胜败，此时，建模分析不会为我们的设计获取有力的承托。本文通过几个案例让初学者对DDR建模有一个非常简单的了解。

《DDR信号完整性建模讲解一》、《DDR信号完整性建模讲解二》05此外，对于DDR这种分段信号的串扰该如何评估？期望这篇文章对你有所灵感。

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